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器件类有关毕业论文范文,与复杂可编程逻辑器件其在数字交换机中的应用相关论文范文

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摘 要 复杂可编程逻辑器件(CPLD)是一种半定制逻辑电路.这种电路使得人们在实验室里就可以设计出大规模专用集成电路(ASIC).本文将针对AMD公司的MACH系列CPLD的结构特点进行分析,并介绍其在专用数字交换机中,设计△M调制方式下的关键芯片.

关 键 词 CPLD 数字交换机 △M调制

中图分类号:TP211 文献标识码:A

Complex Programmable Logic Devices and Its Application in Digital Switches

WANG Jia[1], TANG Zhiling[2]

([1] Jiangxi Lianchuang Tongxin Co, Ltd, Nanchang, Jiangxi 330096,

[2] Chongqing Technology and Business Institute, Chongqing 400052)

Abstract Complex programmable logic device (CPLD) is a semi-custom logic circuits. This circuit makes it in the lab can design a large-scale application specific integrated circuit (ASICs). The article will focus on the structural characteristics of AMD's MACH series CPLDs, and describes its dedicated digital switch, the key chip design △ M modulation mode.

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Key words CPLD, digital switches, △ M modulation

0 前言

复杂可编程逻辑器件(CPLD)是设计最新一代数字系统的逻辑器件.CPLD实际上是一种“与―或”两级结构器件.其最终逻辑结构和功能由用户编程决定,兼有标准逻辑器件和半定制逻辑器件的优点.它具有可现场编程的特点,提供了几乎立即的可定制性,自CPLD器件问世以来,它经历了四个发展阶段,工艺采用CMOS、TTL、ECL技术,器件结构类型有PROM、EPROM、EEPROM、PAL、GAL、LCA、PWL等.CPLD器件所追求的目标是向着更高速、更高密度、更强功能、更灵活的方向发展.而CPLD正是这种发展的最新成果.

1.CPLD的结构特点

AMD公司生产的MACH(Macro Array Cmos High―density)器件是一种常用的CPLD,目前有MACH1、2、3、4和5个系列,其规模从32―512个宏单元,延时tpd 从20n

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器件类有关论文范例
s―50ns,封装为44―352个引脚.MACH 器件具有连续式的内部连线结构,可以预知内部逻辑的定时关系,容易清除竞争险象,便于设计使用.MACH器件采用CMOS电可擦除工艺制造,有两种编程方法:一种需要在编程器上对器件编程;另一种可在系统编程(ISP―In System Programmability).后者可以通过下载电缆对装在印制板上的器件进行编程,省去了编程器.且引脚可以通过下载电缆对装在印制板上的器件进行编程,提高了工作的性能和可靠性.

1.1 MACH 器件的一般结构

它们由多个PAL(可编程逻辑阵列)块和一个可编程开关矩阵造成,每个PAL块内又含有多个宏单元.开关矩阵在各PAL块之间,以及PAL块和输入之间提供互连网络,开关矩阵接收来自所有专用输入和输出给开关矩阵的信号,并将其连接到所要求的PAL块,对于返回到同一个PAL 块本身的反馈信号也必须经过开关矩阵.正是这种互连机制保证了MACH器件中个PAL之间的相互通讯都具有一致的、可预测的延时.结构图如图1.

图1 MACH器件结构图

PAL块可以视为芯片内独立的PAL器件.只有通过开关矩阵,各PAL块之间才能通讯.每个PAL块有乘积项阵列、逻辑分配器、宏单元和I/O单元组成.每四个输入乘积项组成一个乘积项族(Product Term Cluster),逻辑分配器将它们分给适当的宏单元,以使乘积项有较高的利用率.


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输出宏单元可配置为组合型和寄存器型输出,宏单元的输出送至I/O单元,并可经内部反馈送回到开关矩阵.宏单元的寄存器可以通过编程成为D、T、JK或RS触发器,还可以被设定为具有输入输出时延的流水锁存器或完全导流的纯连接逻辑,每个寄存器都支持非同步预置和清除,可以由同步系统时钟或来自逻辑阵列的独立时钟进行工作.

I/O单元由三态输出缓冲器组成,该三态缓冲器可通过四选一多路选择器配置为三种方式:永久地允许该缓冲器作为输出缓冲器,也可以永久地禁止输出缓冲器,使该引脚作为输入引脚;还可以用两个乘积项之一控制缓冲器,实现双向端口和总线连接.

MACH器件的在系统编程软件是有VANTIS公司提供的MACHPRO.由MACHXL或第三方厂商软件生成的MACH器件的JEDEC文件.经MACHPRO产生所需控制信号.通过连接到PC机并口的下载电缆.

图2 公共信令信道设备重新同步流程示意图

注:①同步码包括同步码、组号、OK/RQ和检错位,其中OK/RQ为0:②BLN为组号:③N为发送的组号;④K为奇偶校验/组出错计数;⑤M为收到的组号;⑥I为重发循环计数.

2.CPLD在数字交换机中的应用实例

现在的数字交换机大都是民用交换机,采用PCM调制,市场上一般只提供这种芯片.由于所要设计的专用数字交换机基本用于野外工作,环境恶劣,要求其抗干扰的能力高,失真度小,采用PCM调制方式的民用交换机很难满足这些要求.而采用△M调制方式则完全能达到这种野外环境的传输要求.但用于这种调制方式的现成芯片非常少.基于此,采用了CPLD来设计具有特殊要求的专用数字交换机中继群路的帧定位同步电路.

群路的帧定位同步电路也可用电子线路来实现,但电路相当复杂,传输互联延时难以确定,可靠性差,很难满足交换机的数字同步高精度要求,而CPLD的互联延时小,能软件编程,具有ISP下载特性,既能满足要求,易实现,还能节省印制板的空间,调试工作也粪便.

首先在CPLD中设计一帧定位信号产生器,具有发送和接收MLS(伪随机序列)的功能.它产生的MLS与从接口芯片接收到的同步码比较,若为帧定位信号,计数器加1,反之计数器减1.当计数器计到111111状态时,即认为达到帧同步.否则计数器重新置位,进行新的同步搜索.重新同步流程如图2.


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程序及仿真结果见表1:

仿真结果表明:通过VHDL语言进行硬件描述编程并在线载入CPLD芯片,程序完全实现了交换机数字信号的帧定位.下载芯片装机运行,工作稳定可靠、准确.

参考文献

[1] Vantis Data Book 1999.Vantis Corporation.

[2] 刘宝琴等编译.MACH可编程逻辑器件及其开发工具.清华大学出版社,1998.12.

[3] 郭梯云等编.数据传输.人民邮电出版社.

[4] 张应中等编著.数字通信工程.人民邮电出版社.

[5] 侯泊亨,顾新等编著.VHDL硬件描述语言与数字逻辑电路设计.西安电子科技大学出版社.


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